Als Digital Verification Engineer (m/f/d) sieht dein Alltag bei uns im Team konkret so aus

• Gestalten und Weiterentwickeln: Du entwirfst neue Testbenches von Grund auf oder optimierst bestehende Umgebungen für die Module und Funktionsgruppen unserer neuesten APXpress-Produkte. Dein Werkzeug dabei: Die UVM Methodology in SystemVerilog und SystemC.
• Neues dazulernen: Dein Spektrum reicht von gängigen Standards (z. B. AXI4 Full/Stream/Lite, SPI, DisplayPort oder HDCP) bis hin zu unseren eigenentwickelten Protokollen – du hast hier die perfekte Umgebung, um dein Protokoll-Wissen massiv zu vertiefen.
• Systemlevel & Prototyping: Du gestaltest den Aufbau und die Erweiterung komplexer UVM System-Level-Testbenches aktiv mit. Gleichzeitig baust du mit uns das Know-how für virtuelle Prototypen auf, um die Firmware-Entwicklung frühzeitig und unabhängig von der realen Hardware zu ermöglichen.
• Modell-Integration: Du integrierst Referenzmodelle und VIP-Komponenten nahtlos in unsere Testumgebungen.
• Qualitätssicherung: Du behältst den Überblick bei Regressions-Simulationen, analysierst die Ergebnisse mit scharfem Blick fürs Detail und treibst das Coverage Closure aktiv voran.
• Frontend Signoff & GLS: Du führst Gate-Level-Simulationen (GLS) durch und begleitest die Verifikationsaktivitäten zuverlässig bis zum erfolgreichen Frontend Signoff vor dem Tapeout.
• Strategische Planung: Gemeinsam mit dem Team erstellst und pflegst du fundierte Verifikationspläne.
• Teamplayer-Schnittstelle: Du arbeitest Hand in Hand mit unseren Design-Teams, um optimale Ergebnisse zu erzielen.
• Hands-on im Labor: Bei der Inbetriebnahme neuer Bausteine unterstützt du uns direkt in der Laborumgebung.

• Innovation: Du bringst dich aktiv ein, wenn wir unsere Verifikationskonzepte und -methoden auf das nächste Level heben.

• Smarte Unterstützung: Du hilfst uns dabei, den Einsatz von KI-Assistenzsystemen (wie LLM-basierten Coding-Tools) im Verifikations-Alltag zu optimieren und so die Qualität unserer Testbenches weiter zu steigern.